9月4日，华为公司董事、半导体业务部总裁何庭波再次在中国科学院科技论文预发布平台ChinaXiv发布论文《Huaweis τ Chip Was Supposed to Melt？》 。这是继5月25日发布韬定律V1版本、7月4日更新V2版本之后，何庭波在不到四个月时间内第三次就韬定律发表学术论文。
此次论文的核心议题，是回应半导体行业长期存在的一个技术疑虑：3D堆叠芯片是否必然面临严重的发热问题。
就韬定律引发的行业最新思考，上海证券报记者9月5日专访了快思慢想研究院院长、原商汤智能产业研究院创始院长田丰。他表示，从5月的理论宣示，到7月的量产数据披露，再到这一次对“发热”这道最硬技术质疑的正面拆解，韬定律走的是一条越来越难走、也越来越经得起推敲的路。
田丰认为，韬定律能否真正改写半导体产业的竞争规则，取决于华为之外的产业链各方——EDA厂商、封装设备商、独立测试机构、产业与风险资本——能否在标准接口、信任机制与资本纪律这三件事上跟上节奏。技术能不能立得住，关键取决于设计工具、操作系统、检测标准这些配套环节能不能跟上，也取决于产业竞争的惯性会不会把工程纪律重新拖回跑分游戏。这些答案都将在接下来几年的量产芯片和市场选择里逐步揭晓。
上海证券报：何庭波再次更新韬定律论文，您觉得和前两次相比，这次论文内容有什么新亮点？
田丰：2026年5月25日，何庭波在IEEE国际电路与系统研讨会（ISCAS 2026）上发表主旨演讲，首次提出“韬（τ）定律”——以时间常数τ的持续压缩替代传统制程节点的几何缩微，作为后摩尔时代芯片性能演进的新原则。论文称，基于这一原则，华为过去六年已设计并量产381款芯片；以麒麟2026为例，在制程节点不变的前提下，通过“逻辑折叠”等技术，晶体管密度较传统二维设计提升逾50%，能效提升41%，主频提升12.7%。华为并预测，到2031年，基于韬定律的高端芯片晶体管密度可达1.4纳米制程的同等水平，且无需依赖对应的先进光刻设备。
论文发布后一周内，业内即出现分歧：英伟达CEO黄仁勋公开评价称，这对华为是技术上的重大突破，但对台积电“不构成威胁”，他承认这是一种非常优秀的技术路径，但同时指出台积电在相关领域的布局和应用已接近10年，技术积淀深厚且十分先进。国内亦有技术评论提出“真问题、真工程，但还不是新定律”的观点，核心争议在于该理论与既有三维封装技术路线的边界是否清晰、是否经过充分的第三方工程验证。
2026年7月4日，何庭波发布V2版论文，篇幅由初版扩展为八章结构，首次公开了麒麟2026与量产基准芯片麒麟9030 Pro在同一制程节点下的对标实测数据：工作电压由1.1V降至0.9V，功耗下降41%，芯片面积缩小37.5%，晶体管密度提升55%，CPU主频提升13%——论文强调“这些性能差异完全来自架构改变，没有使用新的光刻工艺”。V2同时首次公开了“齿比（Gear Ratio）”概念，并披露了未来四代麒麟、昇腾芯片的演进路线图：2026至2027年已完成流片，2028至2029年处于流片前阶段，主频目标从当前年均0.05至0.1GHz的增速跃升至2026年的3.1GHz，直至2029年的4GHz。
最新的论文是一次论证方式的根本转向——从“晒成绩单”转向“拆解机理”，靶心精准对着芯片行业里最难被说服的那一群人：真正懂电路的工程师。
第一，这次更新选择正面迎战一个具体、尖锐、行内人第一反应就会提出的技术质疑——三维堆叠会不会把芯片捂热。这个问题之所以难缠，是因为它符合直觉：晶体管堆得更密，发热源挤在更小的体积里，温度理应更高。何庭波团队没有回避，而是把手机芯片拆到NPU、GPU、CPU大核、DSP四个模块，逐一给出实测的电压、频率、功耗、功耗密度对比数据。这种自曝家丑式的透明度在企业技术文献里并不常见——它甚至专门列出了一个反例：DSP的第一代堆叠方案功耗虽然下降了25%，但因为面积收缩了40%，功耗密度反而上升了24%，直到第二代方案才把密度真正压下去。
第二，这次给出的核心解释，回到了一个芯片设计里被低估多年的常识——芯片的功耗账本上，真正的大头，是信号在长导线上跑动这件“搬运”的动作，晶体管翻转这件“计算”本身只占小头。论文里打了个很实在的比方：一个上班族一天里最耗精力的，往往是每天两趟的通勤，坐在工位上处理的那点事反而占比有限；一个更极端的例子是大型AI算力集群，超过80%的电力都耗在数据搬运上，真正用于计算的比例反而是少数。这个规律产业界至少从二十年前先进制程开始受阻于导线延迟起就已知晓，只是过去始终缺少一种能大规模量产验证的架构手段去对症下药。这次的价值，在于用真实量产芯片的数据把这条早就存在的物理规律，第一次系统性地转化成了可复现的工程结果：折叠让信号跑动的距离缩短两到七成，时钟这类最耗电的信号网络布线跟着大幅精简，某个功能模块的时钟缓冲器数量直接砍掉超过一半，从4.36万个降到1.9万个。省电的根源，是搬得少了，算得少不少几乎无关。缩短导线只是省电的一半原因，另一半、甚至更大的一块，来自降压——根据功耗与电压平方成正比的物理规律，电压每降低一成，功耗理论上便能下降近两成。这次论文把这一层机制类比成软件工程里的阿姆达尔定律：一段程序能加速多少，取决于其中无法并行的那部分有多大；同样的道理放到电路里，一块芯片能靠拆开跑、降压跑省下多少电，取决于其中必须单线冲刺、无法拆分的部分有多小。NPU、GPU、DSP这类批量处理数据的模块天生适合拆分并行，折叠腾出的多余晶体管被直接拿去多造几个核心、把电压整体拉低——折叠后的NPU把原来一大两小三个核心换成了四个对等的大核，电压从0.85伏降到0.7伏还跑得更快。CPU大核是最典型的单线程角色，无法简单拆分，折叠带来的收益因此只停留在缩短导线这一层，功耗和功耗密度的下降幅度都明显逊色于NPU和GPU——这背后是阿姆达尔定律早就写好的物理边界，与设计团队用不用心无关。
第三，“节省下来的时间”该花在哪里，被讲成了一道主动选择题，技术本身只负责腾出预算，不负责替人做决定——同一套折叠架构，既可以把富余的时间预算用来降压降频省电，也可以反过来榨出更高的性能，代价是功耗密度不降反升。这句坦白比任何漂亮数据都更关键，因为它把竞争的落点从“这项工艺是不是新发明”，移到了“能不能一代接一代地，把工程纪律坚持贯彻在每一次取舍上”。三维封装本身在同行眼中早已算不上新技术，把时间红利持续、克制地兑现成能效，才是真正难以被短期复制的能力。论文最后用了一则古希腊神话收尾：西西弗斯被罚把巨石推上山顶，石头一到山顶便滚落山脚，周而复始，永无止境。韬定律治下的芯片工程，走的正是这个节奏——折叠一次电路，赚回一段时间红利，把它花在省电上，下一代芯片登场，巨石又滚回山脚，一切重新开始。区别在于，这座山不是原地打转：每一轮循环留下的，是一颗算得更多、烧得更少的芯片，累积的位移才是产业进步真正的样子。工作永远做不完，这本身就是这条定律的运行方式，算不上什么弱点。
上海证券报：从韬定律到韬定律生态，市场各方还要怎么做？
田丰：这是一道需要设计工具、操作系统和检测标准三方同时补课的系统工程题，任何单一环节掉队都会让整个效果打折扣。
第一，这次披露的关键动作之一，是让设计工具在做版图布局时，同步安排哪些发热模块该挨着哪些低功耗模块摆放，避免热点在垂直方向上层层叠加。这种“冷热交错”的布局能力，真正需要的是把热仿真、电压仿真和版图布局这三件过去分开做的事情，揉进同一套设计流程里同时计算——把现有二维EDA工具简单改名塞进三维模式，解决不了这个问题。目前市面上还没有哪家EDA厂商把这套多物理场协同能力做成了成熟的量产工具，这恰恰是留给国内外工具厂商的一块真空地带，谁先补上，谁就掌握了三维芯片时代设计环节的话语权。
第二，另一层关键机制，是靠调度算法把原本必须由一颗高频大核独自扛住的任务，拆分给更多低功耗小核并行处理，从而把能真正省电的“降压”这张牌用到底。这件事光靠芯片设计团队做不到，必须让操作系统的任务调度、编译工具链和芯片架构团队坐到一起反复磨合。过去只有做垂直整合、软硬件一家人的厂商才擅长这种协同，这次的披露等于把门槛摆在了台面上——国产操作系统和应用生态想真正吃到韬定律的红利，功夫要下在重新设计任务调度这层软件上，让它理解并配合芯片内部这套折叠架构，简单适配一颗新芯片远远不够。
第三，DSP那个“面积缩得比功耗快、密度反而先升后降”的反例说明，一颗芯片是否安全，已经不能只看工艺代次或者总功耗这两个老指标去判断。市场各方——手机整机厂、散热材料供应商、第三方检测机构——需要尽快在“功耗密度”和“结温”这两个更贴近物理本质的指标上，建立起统一、可比对的测试和认证标准，否则同样标着某某工艺代次的芯片，实际发热表现可能天差地别，供应链上下游按老指标做的散热设计和整机测试会集体失灵。
上海证券报：对半导体产业来说，韬定律带来的机遇和挑战是什么？
田丰：韬定律把“性能提升”与“光刻制程”两个变量在一定程度上解耦，这将直接改变半导体产业价值池的分布位置。这是一次价值链上“谁能把信号送得更近”取代“谁能把晶体管做得更小”的机遇窗口。
第一，论文披露的三维互连间距路线图——这一代的麒麟2026，1.5微米键合间距、5000万个垂直互连，基于成熟的40纳米工艺就已实现；下一代麒麟2027，间距收窄到1微米，互连数量超过1亿个；三年之内对齐顶层金属布线的720纳米间距，互连数量超过2亿个；再往后，目标看向480纳米——相当于给混合键合设备、精密对准和高纯度键合材料这些环节，铺出了一条与光刻机进度完全脱钩的、跨越多代产品的确定性需求曲线。这部分此前长期依附在先进制程的阴影下，价值增量有限；现在互连精度本身成了性能竞争的主战场，相关设备和材料供应商拿到的是一张独立的、可持续多年的成长门票。
第二，单线程、无法拆分并行的处理器大核，被坦承是这套折叠技术目前收益最有限的部分，真正把大核功耗压下去还需要三到五年的高强度攻关。这句坦白等于给整个行业画出了一张明确的技术地图——谁能率先攻克三维堆叠下的串行电路降压难题，谁就能拿到当前唯一还没被啃下来的一块硬骨头，这对专注电路设计方法学的科研机构和EDA、IP供应商，是一个具体、可衡量的攻关方向，比空泛地喊"继续创新"落地得多。
第三，三维堆叠、混合键合并非全新技术，这意味着华为真正的护城河，在于器件、电路、芯片、系统四层协同设计的组织整合能力。同一套折叠架构，既能被调教成省电模式，也能被调教成堆功耗换性能的狂暴模式，物理上两条路都走得通，选哪条纯粹是工程纪律的取舍，这一点已被坦承。这恰恰给整个产业出了一道公开的选择题——过去，工艺红利往往被动地体现在跑分数字上，很少有厂商需要证明自己“有意识地”在续航和跑分之间做取舍；现在，谁能把这段可支配的时间预算稳定地投向能效，而不是被市场情绪裹挟着一路堆料冲跑分，谁就能在日趋同质化的性能竞赛里，率先建立起真正难以复制的口碑差异。这对整个产业既是一次自我约束的考验，也是一次重新定义评测标准的机会——谁先把"能效表现"纳入主流评测体系，谁就掌握了下一轮竞争的话语权，这项技术真正的红利，也会更快地沉淀成用户能实实在在感知到的续航体验。
值得一提的是，在近日举办的2026集成电路（无锡）创新发展大会上，上证报记者了解到，目前国内先进封装产业链景气度持续攀升，甚至可以用“火爆”形容。
先进封装龙头长电科技近日也披露了定增再融资方案，拟募资65亿元，主要用于高性能计算高端先进封装平台扩产等项目及补流。
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